芯片制造过程图解(芯片的制造流程详细)

一些随便写的科普。

第一次写材料物理，从小没学好，边学边写dbq(我知道很复杂，因为从头到尾到了一些中间部分(结尾系列分支太多，写不出来，没有一个100w字也写不出来)

光刻的基本过程

其实基本上有三类:集成电路设计、集成电路制造和集成电路封装测试。

IC设计，首先是电路设计(今天就说这个吧)

一般来说，一个芯片基本上有一个主要的需求，比如处理(镜像)(操作)或者简单的dram堆叠。

那就是它的规格了。spec实际上是一个需求。比如我需要它在多少环境下运行，它有多大，运行多少频率，如何确定spec也是一门学问，很复杂。但我不是这种人，我也是母鸡。基本上有两种，前端和后端。

这个原则上好像也算（草）这好像是(草)原则上的。

说白了。

集成电路前端设计是指逻辑设计

IC后端设计是指物理设计。

首先是前端。先写一些RTL代码(比如硬件描述代码)，然后和一些eda软件合成，也就是把软件转换成硬件能理解的代码，生成网表(也就是网表)。

后端将这个网表转换成实际电路，就像画pcb一样。一些组件被布置好，然后用电线连接起来，最后设计出一个GDS文件。

后端设计基本靠Apr，即Auto P/R，pr分别是放置和绕线。它的设计基本分为四个步骤:版图规划、单元布局、CTS(时钟树综合)和布线。

楼层:Floorplan是布局规划。首先我们要确定这个芯片的面积，核心的位置，管芯的大小，io的位置，缓存的位置，凸点的位置。有时候我们要画powerplan，也就是电源平面图。一般这个时候我们要画功率门来确定电压域。

摆放:然后是摆放，一般指标准单元的摆放。它最重要的任务是放置一些细胞库。到位，不仅仅是布局细胞，还要考虑缠绕导线，把关系密切的细胞放在一起，但不能太密集。

(这将导致诸如高密度、拥挤或停电等奇怪的问题)

CTS:然后就是时钟树综合(CTS)。首先，一个芯片包括组合逻辑和时序逻辑，时序逻辑包括filp flop(触发器)和latch(门)，还没写。

然后是最简单的绕线，也是最难的。简单是理解，难是操作。

首先，不能有开路/短路，drc(设计规则检查)。而且，如果你在floor和place，如果你在floor的时候给的路由资源少，或者在一个地方把很多单元库放在一个地方，导致收敛，或者你已经跑完舞台，所有的都在跑，但是有些单元和单元的时序太长，那你就要重新跑。

跑一次舞台，疯狂调试，我很佩服早期工程师的纯手工pr。

最后还要做动力层。

这些只是ic设计中的电路设计。做出来的东西叫布局，GDS档，交给一些有GDS的fab，也就是代工厂，比如台积电，三星/intel/GF等等。

下面是代工厂。

目前代工厂常用的掩膜版是GDS，一个是十字线，一个是掩膜版。当铬玻璃只能覆盖Si片的一部分时，称为掩模版，基本放大5-10倍。相反，当铬玻璃图像可以覆盖整个晶圆时，称为掩膜。

这就是reticle这是十字线

穿过掩模透明部分的光将被衍射，并且光强将传播到附件的不透明区域。投影透镜收集这些光线，并将它们会聚并投影到晶片表面上进行成像。

做面膜有三个部分。

首先是图像处理。晶圆厂带GDS去加工。首先它会验证你的drc字符不符合，然后排版，在切割路径上添加tab自己的测试模块，比如偏移量测量，各级尺寸控制，或者wat测试单元。

然后做一个修正。

OPC是光学邻近效应校正。

OAI是离轴照明技术，这实际上是为了提高MTF值。

然后把这个数据提交给maskhouse(有些fab工厂有mask house，没有的话只能找mask shop买了)，输出就会得到口罩。

口罩有好几种。

Cr二元强度遮罩(BIM)，表示透明/不透明。原材料基本上是铬基板，通常由高纯度的应时玻璃制成。然后，在硅板下镀一层700埃的铬，再在铬上镀一层氧化铬，以增加铬与玻璃的附着力。最后在铬膜下镀一层光刻胶。

MoSi两阶段掩模(玻璃上不透明MoSi(OMOG ))

随着大数值孔径193i (na >: =1)，掩模的尺寸越来越小。如果其挡光Cr较厚，光波与CR的相互作用会更强，导致曝光最佳聚焦值随图像大小的偏差。这被称为遮罩3d效果。

为了降低其效果，只能把cr做得越来越薄，但是现在的bim已经薄到极限了，所以32nm node之后只能用光密度(OD)更高的MoSi，其OD >: =3)作为吸收体，这叫MoSi两段式掩膜。

还有一个新的点，比如Ta的面膜，叫ABF，我不太了解。

还有很多复杂的掩膜工艺有许多复杂的掩模工艺。

下一个问题是用掩模对准器和掩模制造晶圆厂。